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매스웍스, UVM 지원 갖춘 ‘HDL 베리파이어’ 발표‘시뮬링크’에서 UVM 컴포넌트 및 테스트 벤치 자동 생성
   
▲ ‘HDL 베리파이어’는 ‘시뮬링크’ 모델로부터 UVM 컴포넌트를 생성한다.

[아이티데일리] 매스웍스가 ‘HDL 베리파이어(HDL Verifier)’의 프로그래머블 반도체(FPGA) 및 주문형 반도체(ASIC) 설계를 위한 범용 검증 방법론(UVM) 지원 기능을 15일 발표했다.

‘HDL 베리파이어’는 ‘매트랩(MATLAB)’ 및 ‘시뮬링크(Simulink)’의 최신 릴리스 2019b(R2019b)에 포함됐다. FPGA 및 ASIC의 설계를 개발하는 설계 검증 담당 엔지니어가 ‘시뮬링크’를 통해 직접 UVM 컴포넌트 및 테스트 벤치를 생성하고, ‘시놉시스(Synopsys)’, ‘케이던스(Cadence)’, ‘멘토 그래픽스(Mentor Graphics)’ 등과 같이 UVM을 지원하는 시뮬레이터에서 사용할 수 있도록 지원한다.

최근 윌슨 리서치 그룹(Wilson Research Group)이 실시한 연구조사 결과에 따르면, 약 48%의 FPGA 설계 프로젝트, 약 71%의 ASIC 설계 프로젝트에서 설계 검증을 위해 UVM이 사용되고 있다.

기존에 알고리즘 개발자와 시스템 설계자들은 ‘매트랩’ 및 ‘시뮬링크’를 통해 새로운 알고리즘을 개발한 후, 설계 검증(DV) 엔지니어가 RTL 테스트 벤치를 직접 코딩했다. 이제 DV 엔지니어는 ‘HDL 베리파이어’를 통해 ‘시뮬링크’에서 개발된 시스템 레벨 모델로부터 시퀀스 및 스코어보드 등의 UVM 컴포넌트를 자동 생성해 테스트 벤치를 작성하는 데 드는 많은 시간을 줄일 수 있다.

최신 버전의 ‘HDL 베리파이어’는 UVM 컴포넌트, 시스템베리로그(SystemVerilog) 어설션(assertion) 및 DPI 컴포넌트를 생성하기 위한 새로운 기능을 더했다. ASIC 및 FPGA 프로덕션 검증을 담당하는 설계 검증 팀은 기존의 ‘매트랩’ 및 ‘시뮬링크’ 모델로부터 직접 검증 컴포넌트를 생성하고, 해당 모델을 재사용해 프로덕션 검증 환경을 보다 신속하게 구성할 수 있다.

에릭 시건(Eric Cigan) 매스웍스 수석 HDL 제품 마케팅 매니저는 “2018년도 기능 검증 연구 결과에 따르면, DV 엔지니어들은 ASIC 및 FPGA 프로젝트에 투입하는 시간의 5분의 1을 테스트 벤치 개발에 할애하는 것으로 나타났다”며, “‘HDL 베리파이어’는 기존 모델로부터 UVM 및 시스템베리로그 DPI 컴포넌트를 생성하는 새로운 기능을 통해 DV 엔지니어의 생산성을 높이는 동시에, 시스템 설계자와 HW 엔지니어 및 DV 엔지니어 간의 협업을 향상시킬 수 있다”고 말했다.

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